Travaux réalisés
Modélisations en VHDL et VERILOG (ADC, DAC, synthétiseur de fréquence, PLL...)
Modélisations en VHDL-RTL et synthèse de la partie numérique du synthétiseur de fréquence.
Validation par simulation au niveau gate (ncsim de cadence) de la partie numérique des blocs analogiques (SSCK, TIMEBASE, ADC,…)
Modélisations en VHDL-AMS d’une boucle a verrouillage de phase PLL
Développement d’un outils pour la génération des vues et la validation des blocs analogiques
Développement d’une base de données en PERL et TCL pour organiser le travail de l’équipe
Formateur en synthèse, VHDL, VERILOG
Sujet
Stage de formation au sein du département informatique de SAIS TEC
Sujet
Conception d’architecture multiprocesseur monopuce spécifique pour des applications dédiées et validation du flot de conception du groupe SLS
Travaux réalisés
Conception et validation de l’interface de communication entre le processeur (ARM 7) et un flot de donnée (VHDL et SystemC)
Ecriture des pilotes logicielles pour cette interface (langage C)
Validation de toute l’application
Intégration de l’interface conçue dans les outils du groupe SLS (SystemC)
Sujet
Développement d’une application pour la communication série entre un PC et un système électronique et le traitement des données récupérées
Travaux réalisés
Etude de la fonctionnalité et l’architecture du système électronique
Déboguage du code assembleur du système électronique (8051)
Etude de la communication sous Windows
Ecriture du code de l’application en langage C
Contacte avec le client pour l’utilisation de l’application
Sujet
Etudes des réseaux téléphoniques locaux et développement d’un logiciel pour la gestion de l’équipement des immeubles en infrastructure de télécommunication
Travaux réalisés
Elaboration du cahier de charge (Contrainte, algorithme …)
Développement en langage C de l’application
Elaboration d’une interface graphique sous Visual