Ingénieur conception électronique : Premiers consultants disponibles et dernières missions mises en ligne

Exemple de missions d'Abir,
Ingénieur conception électronique habitant le Val-de-Marne (94)

• ASIC DESIGN ENGINEER

  Jan 2020 - Jan 2022

  Member of the design team of 0ctopus-4 automotive SDR
  solution (TSMC 20nm).
  Technical skills: AMBA, ARM Cortex-A5, ARM CoreSight,
  digital filters.
   Co-work with design team for architecture discussion
  and RTL debug.
   Perform RTL coding, linting, simulation, co-simulation,
  synthesis, equivalence checking and static timing
  analysis of IP blocks.
   Integrate an ARM Cortex-A5 processor and perform
  integration tests.
   Work closely with software engineer to define ARM
  Cortex-A5 firmware tests.
   Define verification plan of IP blocks, develop
  testbenches, analyse coverage reports to achieve
  verification closure.
  Tools:
   Cadence: JasperGold SuperLint, Xcelium (including FMI
  library), Genus, Conformal, Tempus.
   TSMC memory compiler, Gtkwave, Git, Gerrit, Jira,
  Confluence, Jenkins, WaveDrom, Draw.io, ARM GNU
  toolchain.
   TCL, BASH, Make, C/C++, VHDL, Verilog, ARM
  assembly.

• FPGA ENGINEER

  SAFE CONNECT SYSTEMS, PARIS, FRANCE
  Jan 2019 - Jan 2020

  IP solutions for time-sensitive Ethernet switches.
  Technical skills: RGMII, XGMII, TSN, gPTP, network TAPs.
   Co-work with design team for architecture
  specification.
   Perform VHDL coding, logic simulation and FPGA
  prototyping of IP blocks.
   Implement a 40G QSFP+ interface with Intel Arria-10
  transceivers.

• CDI Contract: Team leader- Hardware engineer designer

  Actual post Safe Connect Systems (SCS) Startup (10 persons)
  Jan 2017 - aujourd'hui

  SCS Technology : Deterministic TSN switch( Do254 constraints)
  • Specification of different IP cores needed for the Ethernet switch ( Rx, Tx, Interfaces..)by
  providing the timing, detailed specification and FSM ( Finite State Machines)
  • VHDL coding, verification, and FPGA implementation of IP cores.
  • Specification, Design and validation of RGMII/SGMII Interfaces (1Gbps, 100 Mbps)
  • Implementation of a TSN switch with 12 ports on Arria 10 FPGA with Attila Intel board.
  • Implementation test and validation of different Network architectures based on switches and
  Endpoints.
  • Specification of a SPI interface.
  • Specification of a SPY Ethernet link component.
  • Design of a user Tool for switch configuration using Python.
  • Participation in different Microelectronics Events : SPS2019 (Nuremberg), ERTS2 2020
  (Toulouse)…
  Tools : Modelsim, Intel Quartus (17.1, 18.1), VHDL, Arria 10, Cyclone 10
  Project Management : Industrial project with Safran Electrical & Power (3 years)
  • Design, debug and validation of different Network architectures using SCS switch and Endpoints.
  • Synchronization of different boards ensuring a low accuracy (about 20 ns) using the 802.as rev GPTP
  protocol.
  • Team management and planning definition.
  Team Management
  • recruitment of FPGA engineers
  • Trainees supervision
  • Team management, planning and evaluation

• Poste : Ingénieur Conception Electronique Numérique

  (Poste actuel) Ensta-Paristech, Silkan Company
  Jan 2013 - aujourd'hui

  • Projet Industriel CETRAC(environnement Do-254) : Conception d’un moyen de communication Ethernet déterministe dédié aux applications critiques temps réel.
  • Rédaction des documents de spécification détaillée de tous les blocs du module à partir du synoptique général (MEF, Chronogramme, Micromachines).
  • Communication avec le directeur technique du projet pour la vérification et la validation de l’architecture.
  • Communication avec l’équipe de développement et révision des documents HCD.
  • Validation de la cohérence entre les documents de spécification et les HCD.
  • Conception d’un contrôleur DDR3 déterministe avec une bande passante de 30 G/bits en lecture et en écriture.

• Jan 2009 - Jan 2012

  Conception 3D ASIC des réseaux sur puces à base de NoC et de multiprocesseurs (Mention très Honorable)
  Ecole doctorale Polytechnique, ENSTA ParisTech
  • Projet industriel MPSOCExplorer (ENSTA Paristech, Eve Company, Arteris)
  • Conception et implémentation d’une architecture à base de multiprocesseurs sur puces (Multi Processor System On Chip MPSOC) avec la technologie 3D IC de Tezzaron. Une comparaison entre différentes architectures : Butterfly et Mesh
  • Conception des réseaux sur puces avec la topologie Butterfly et Mesh.
  • Conception d’une architecture MPSOC avec 16 processeurs, 16 mémoires et un réseau sur puce NoC avec la topologie Butterfly. Emulation de cette architecture sur les plateformes Multi FPGA de EVE Company (Zebu UF4 et Zebu Server).
  • Conception et implémentation d’un MPSOC hiérarchique (64 processeurs et 64 mémoires)

• Stage de Master

  Institut d'Optique d’Orsay
  Jan 2009 - Jan 2009

  • Automatisation du traitement d'images des biopuces ADN du type Surface Plasmon Resonance : développement d'un logiciel interactif.
  • Evaluer l'apport de l’automatisation par rapport à la procédure semi-automatique utilisée par le laboratoire.

• Ingénieur Stage de Projet de fin d'études ST Microelectronics Tunis

  aujourd'hui

  • La Conception et la réalisation d'un nouveau décodeur de lignes plus rapide pour une mémoire SRAM: la simulation de la schématique et la réalisation du dessin de masque Layout du décodeur de lignes).